描述

這是如何為 Alinx 制造的AXU2CGA /B Zynq UltraScale+ FPGA 開發(fā)板創(chuàng)建硬件加速器平臺的分步教程，該平臺 可用于在 Xilinx Vitis 工具集下運行具有加速功能的 GNU Radio 應(yīng)用程序。

添加 EA4GPZ 開發(fā)的gr-satellites并構(gòu)建您自己的 OOT 模塊也包含在這套教程中。

創(chuàng)建 Vitis 平臺有幾個主要步驟：

• 第 1 部分 - 創(chuàng)建 Vivado 硬件設(shè)計
• 第 2 部分 - 軟件 - 構(gòu)建 PetaLinux 和 GNU Radio
• 第 3 部分 - 使用 DPU 創(chuàng)建 Vitis 平臺和應(yīng)用程序
• 第 4 部分 - 在 Colab 和 Vitis-AI 中構(gòu)建 AI 模型

先決條件

您應(yīng)該已經(jīng)從 AMD-Xilinx 安裝了以下軟件工具：

• 葡萄 2021.2
• 維瓦多 2021.2
• Petalinux 2021.2

這是第 1/4 部分：創(chuàng)建 Vivado 硬件設(shè)計

我們應(yīng)該首先準備文件夾層次結(jié)構(gòu)。為此，請執(zhí)行以下命令：

mkdir axu2cgb
cd axu2cgb
mkdir hardware
mkdir software
mkdir platform

cd hardware

創(chuàng)建 Vivado 硬件設(shè)計

1- 運行 Vivado 并在硬件文件夾中創(chuàng)建一個名為“axu2cgb_2021_2-vivado”的項目。

2- 在項目類型頁面上，選擇 RTL 項目并選擇以下選項：

• 此時不要指定來源
• 項目是一個可擴展的 Vitis 平臺

3- 在零件選項卡中選擇名為xczu2cg-sfvc784-1-e的正確零件，然后單擊下一步并完成。

4- 創(chuàng)建模塊設(shè)計并添加Zynq UltraScale+ MPSoc IP。

5- 現(xiàn)在我們需要為定制的 AXU2CGB 板仔細重新配置 Zynq Ultrascale+ 模塊。

您將需要開發(fā)板用戶手冊，可從制造商網(wǎng)頁下載：

http://www.alinx.vip:81/ug_en/AXU2CG_User_Manual.pdf

下載并打開它。我們需要根據(jù) AXU2CGB 板的用戶手冊提供的數(shù)據(jù)來設(shè)置 Zynq 模塊中的幾乎所有設(shè)置。

注意：您可以跳過下面的整個第 6 節(jié)，只需執(zhí)行第 7 節(jié)中的 TCL 命令即可一次性完成 Zynq 模塊配置。

6- 雙擊電路板設(shè)計中的 Zynq 模塊并瀏覽所有可用設(shè)置。

6-1- QSPI 配置

• 啟用 QSPI 并在低速部分設(shè)置以下內(nèi)容：

6-2- eMMC 配置

• 啟用 SD 0 并選擇：MIO13..22
• 插槽類型：eMMC
• 數(shù)據(jù)傳輸模式：8Bit
• 啟用復(fù)位，然后選擇 MIO23。

6-3- SD卡配置

• 啟用 SD 1
• 選擇 MIO 46..51
• 插槽類型：SD 2.0
• 數(shù)據(jù)傳輸模式：4Bit
• 啟用 CD 以檢測 SD 卡插入并選擇 MIO45

6-4- EEPROM 的 I2C 配置

• 啟用 I2C 1
• 選擇 MIO 32..33

6-5- UART 配置

• 使能串口 UART 1
• 選擇 MIO 24..25

6-6- 啟用 TTC0 - TTC3

6-7- 千兆以太網(wǎng)配置

• 啟用 GEM3 和 MDIO3
• 選擇 MIO 64..75 GEM3
• 為 MDIO3 選擇 MIO 76..77

6-8- USB 端口配置

• 啟用 USB 0
• 選擇 MIO 52..63
• 啟用 USB 3.0 并選擇 GT Lane1

• 如下配置 USB 復(fù)位：

6-9- 配置 PCIe 和 Display Port

6-10- 附加 PCIe 配置

• 在頁面導(dǎo)航器中啟用切換到高級模式（左上角）
• 選擇PCIe 配置選項卡。設(shè)置以下內(nèi)容：

6-11- 時鐘配置

選擇時鐘配置選項卡和輸入時鐘選項卡。設(shè)置以下內(nèi)容：

• 輸入?yún)⒖碱l率 > PSS_REF_CLOCK：33.333MHz；
• PCIe：參考 Clk0，100MHz
• 顯示端口：Ref Clk2，27MHz；
• USB0：參考時鐘 1，26MHz。

6-12 在輸出時鐘選項卡中

• 如果未選擇 IOPLL，則將其更改為 IOPLL。因此，它與同一個 PLL 對應(yīng)。

6-13-輸出時鐘繼續(xù)

• DP_VIDEO：更改為 VPLL
• DP_AUDIO 和 DP_STC：更改為 RPLL。
• 其余的保持默認

6-14- DDR 配置

• 加載 DDR 預(yù)設(shè)：選擇DDR4_MICRON_MT40A256M16GE_083E
• 其他選項保持默認。

6-15- 單擊確定，然后配置完成

7- 如果您需要一次重復(fù)整個 Zynq UltraScale+ 模塊配置，這里有一個 TCL 命令。該命令可以在 TCL 控制臺中執(zhí)行。

set_property -dict [list CONFIG.PSU__DPAUX__PERIPHERAL__IO {MIO 27 .. 30} CONFIG.PSU__GEM__TSU__ENABLE {0} CONFIG.PSU__ENET0__PERIPHERAL__ENABLE {0} CONFIG.PSU__ENET1__PERIPHERAL__ENABLE {0} CONFIG.PSU__ENET2__PERIPHERAL__ENABLE {0} CONFIG.PSU__ENET3__PERIPHERAL__ENABLE {1} CONFIG.PSU__ENET3__GRP_MDIO__ENABLE {1} CONFIG.PSU__I2C1__PERIPHERAL__ENABLE {1} CONFIG.PSU__I2C1__PERIPHERAL__IO {MIO 32 .. 33} CONFIG.PSU__PCIE__PERIPHERAL__ENABLE {1} CONFIG.PSU__PCIE__PERIPHERAL__ENDPOINT_IO {MIO 37} CONFIG.PSU__PCIE__PERIPHERAL__ROOTPORT_IO {MIO 37} CONFIG.PSU__USB0__REF_CLK_SEL {Ref Clk1} CONFIG.PSU__PCIE__DEVICE_PORT_TYPE {Root Port} CONFIG.PSU__PCIE__CLASS_CODE_SUB {0x04} CONFIG.SUBPRESET1 {DDR4_MICRON_MT40A256M16GE_083E} CONFIG.PSU__QSPI__PERIPHERAL__ENABLE {1} CONFIG.PSU__QSPI__PERIPHERAL__DATA_MODE {x4} CONFIG.PSU__QSPI__GRP_FBCLK__ENABLE {1} CONFIG.PSU__SD0__PERIPHERAL__ENABLE {1} CONFIG.PSU__SD0__SLOT_TYPE {eMMC} CONFIG.PSU__SD0__RESET__ENABLE {1} CONFIG.PSU__SD1__PERIPHERAL__ENABLE {1} CONFIG.PSU__SD1__PERIPHERAL__IO {MIO 46 .. 51} CONFIG.PSU__SD1__GRP_CD__ENABLE {1} CONFIG.PSU__SD1__SLOT_TYPE {SD 2.0} CONFIG.PSU__TTC0__PERIPHERAL__ENABLE {1} CONFIG.PSU__TTC1__PERIPHERAL__ENABLE {1} CONFIG.PSU__TTC2__PERIPHERAL__ENABLE {1} CONFIG.PSU__TTC3__PERIPHERAL__ENABLE {1} CONFIG.PSU__UART1__PERIPHERAL__ENABLE {1} CONFIG.PSU__UART1__PERIPHERAL__IO {MIO 24 .. 25} CONFIG.PSU__USB0__PERIPHERAL__ENABLE {1} CONFIG.PSU__USB0__RESET__ENABLE {1} CONFIG.PSU__USB0__RESET__IO {MIO 44} CONFIG.PSU__USB__RESET__MODE {Shared MIO Pin} CONFIG.PSU__USB3_0__PERIPHERAL__ENABLE {1} CONFIG.PSU__USB3_0__PERIPHERAL__IO {GT Lane1} CONFIG.PSU_BANK_0_IO_STANDARD {LVCMOS18} CONFIG.PSU_BANK_1_IO_STANDARD {LVCMOS18} CONFIG.PSU_BANK_2_IO_STANDARD {LVCMOS18} CONFIG.PSU__DISPLAYPORT__PERIPHERAL__ENABLE {1} CONFIG.PSU__CRF_APB__DP_VIDEO_REF_CTRL__SRCSEL {VPLL} CONFIG.PSU__CRF_APB__DP_AUDIO_REF_CTRL__SRCSEL {RPLL} CONFIG.PSU__CRF_APB__DP_STC_REF_CTRL__SRCSEL {RPLL} CONFIG.PSU__CRF_APB__TOPSW_MAIN_CTRL__SRCSEL {APLL} CONFIG.PSU__CRL_APB__SDIO0_REF_CTRL__SRCSEL {IOPLL} CONFIG.PSU__CRL_APB__SDIO1_REF_CTRL__SRCSEL {IOPLL}] [get_bd_cells zynq_ultra_ps_e_0]

8- 將Clocking Wizard添加到模塊設(shè)計中并雙擊clk_wiz_0 IP 模塊以打開 Re-Customize IP 對話框

單擊輸出時鐘選項卡。在輸出時鐘列中啟用 clk_out1 到 clk_out3。如下設(shè)置請求的輸出頻率：

• clk_out1至100 MHz
• clk_out2至200 MHz
• clk_out3至400 MHz

在對話框的底部，將重置類型設(shè)置為低電平有效。

# Equivalent TCL command for adding the Clocking Wizard

create_bd_cell -type ip -vlnv xilinx.com:ip:clk_wiz:6.0 clk_wiz_0

set_property -dict [list CONFIG.CLKOUT2_USED {true} CONFIG.CLKOUT3_USED {true} CONFIG.CLKOUT2_REQUESTED_OUT_FREQ {200.000} CONFIG.CLKOUT3_REQUESTED_OUT_FREQ {400.000} CONFIG.RESET_TYPE {ACTIVE_LOW} CONFIG.MMCM_CLKOUT1_DIVIDE {6} CONFIG.MMCM_CLKOUT2_DIVIDE {3} CONFIG.NUM_OUT_CLKS {3} CONFIG.RESET_PORT {resetn} CONFIG.CLKOUT2_JITTER {102.086} CONFIG.CLKOUT2_PHASE_ERROR {87.180} CONFIG.CLKOUT3_JITTER {90.074} CONFIG.CLKOUT3_PHASE_ERROR {87.180}] [get_bd_cells clk_wiz_0]

9- 在設(shè)計中添加三個處理器系統(tǒng)復(fù)位IP 并將 IP 連接在一起，如下圖所示

# Adding 3 Processor System Reset IPs
create_bd_cell -type ip -vlnv xilinx.com:ip:proc_sys_reset:5.0 proc_sys_reset_0
create_bd_cell -type ip -vlnv xilinx.com:ip:proc_sys_reset:5.0 proc_sys_reset_1
create_bd_cell -type ip -vlnv xilinx.com:ip:proc_sys_reset:5.0 proc_sys_reset_2

connect_bd_net [get_bd_pins zynq_ultra_ps_e_0/pl_clk0] [get_bd_pins clk_wiz_0/clk_in1]

connect_bd_net [get_bd_pins zynq_ultra_ps_e_0/pl_resetn0] [get_bd_pins clk_wiz_0/resetn]
connect_bd_net [get_bd_pins zynq_ultra_ps_e_0/pl_resetn0] [get_bd_pins proc_sys_reset_1/ext_reset_in]
connect_bd_net [get_bd_pins zynq_ultra_ps_e_0/pl_resetn0] [get_bd_pins proc_sys_reset_0/ext_reset_in]
connect_bd_net [get_bd_pins zynq_ultra_ps_e_0/pl_resetn0] [get_bd_pins proc_sys_reset_2/ext_reset_in]

connect_bd_net [get_bd_pins clk_wiz_0/clk_out1] [get_bd_pins proc_sys_reset_0/slowest_sync_clk]
connect_bd_net [get_bd_pins clk_wiz_0/clk_out2] [get_bd_pins proc_sys_reset_1/slowest_sync_clk]
connect_bd_net [get_bd_pins clk_wiz_0/clk_out3] [get_bd_pins proc_sys_reset_2/slowest_sync_clk]

connect_bd_net [get_bd_pins clk_wiz_0/locked] [get_bd_pins proc_sys_reset_1/dcm_locked]
connect_bd_net [get_bd_pins clk_wiz_0/locked] [get_bd_pins proc_sys_reset_0/dcm_locked]
connect_bd_net [get_bd_pins clk_wiz_0/locked] [get_bd_pins proc_sys_reset_2/dcm_locked]

regenerate_bd_layout

10-平臺設(shè)置

為平臺啟用所有三個時鐘。使用菜單窗口 -> 平臺設(shè)置。將時鐘 2 設(shè)置為默認值。

11-添加中斷支持。

再次雙擊Zynq UltraScale+ MPSoC模塊

• 選擇PS-PL 配置 > PS-PL 接口 > 主接口
• 啟用AXI HPM0 LPD選項
• 禁用AXI HPM0 FPD和AXI HPM1 FPD
• 啟用常規(guī) > 中斷 > PL 到 PS > IRQ0[0-7]中斷

添加AXI 中斷控制器 IP并將其配置為單中斷輸出連接。點擊確定

然后單擊“運行連接自動化”鏈接。

選擇 clk_out2 (200 MHz) 作為主從接口的源，然后按 OK。

將irq輸出引腳連接到 Zynq 中斷輸入。

12- 在平臺設(shè)置選項卡中為平臺啟用 AXI 接口：

• 啟用zynq_ultra_ps_e_0下的前八個接口并為其設(shè)置SP Tag 。

• 在 ps8_0_axi_periph 下啟用M01_AXI 到M07_IXA接口

等效的 TCL 命令：

# Enable AXI Interfaces in Platform Setup
set_property PFM.AXI_PORT {M_AXI_HPM0_FPD {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M_AXI_HPM1_FPD {memport "M_AXI_GP" sptag "" memory "" is_range "false"} S_AXI_HPC0_FPD {memport "S_AXI_HPC" sptag "HPC0" memory "" is_range "false"} S_AXI_HPC1_FPD {memport "S_AXI_HPC" sptag "HPC1" memory "" is_range "false"} S_AXI_HP0_FPD {memport "S_AXI_HP" sptag "HP0" memory "" is_range "false"} S_AXI_HP1_FPD {memport "S_AXI_HP" sptag "HP1" memory "" is_range "false"} S_AXI_HP2_FPD {memport "S_AXI_HP" sptag "HP2" memory "" is_range "false"} S_AXI_HP3_FPD {memport "S_AXI_HP" sptag "HP3" memory "" is_range "false"}} [get_bd_cells /zynq_ultra_ps_e_0]

set_property PFM.AXI_PORT {M01_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M02_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M03_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M04_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M05_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M06_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"} M07_AXI {memport "M_AXI_GP" sptag "" memory "" is_range "false"}} [get_bd_cells /ps8_0_axi_periph]

13-在中斷選項卡中，啟用intr

14-更新平臺名稱

15-出口硬件-XSA

• 驗證塊設(shè)計 - 按F6 （忽略 axi_intc_0/intr 警告）
• 創(chuàng)建 HDL Wrapper （在Source選項卡中，右鍵單擊 Design Sources 組中的 design_1.bd 文件）
• Generate Block Design并選擇Synthesis Options to Global。然后單擊生成。
• 生成比特流- 單擊Flow Navigator窗口中的按鈕。
• 導(dǎo)出平臺- 單擊Flow Navigator窗口中的按鈕。選擇Hardware ，然后Pre-synthesis并啟用Include bitstream。

這是創(chuàng)建平臺的第一個 Vivado 部分的結(jié)束。您現(xiàn)在可以關(guān)閉 Vivado 程序。

要繼續(xù)，請轉(zhuǎn)到項目的第二個 - PetaLinux 部分：

轉(zhuǎn)到第 2 部分 - PetaLinux

快速通道

如果您被困在某個地方，可以附加一個 TCL 腳本來創(chuàng)建上述整個項目。

使用 source 命令在 Tcl 控制臺窗口中啟動 Vivado 后立即運行腳本。

source create_axu2cgb_hw_acc_platform.tcl

當(dāng) TCL 腳本完成時：

• 驗證塊設(shè)計- 按 F6
• 創(chuàng)建 HDL 包裝器
• Generate Block Design并選擇Synthesis Options to Global。
• 生成比特流
• Export the Platform 并選擇Hardware , Pre-synthesis并啟用Include bitstream。

下一步

轉(zhuǎn)到第 2 部分 - 軟件 - PetaLinux 和 GNU Radio