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模擬/混合信號Ic設(shè)計一直是困擾很多中國Ic設(shè)計工程師的難題。與數(shù)字電路設(shè)計相比，模擬/混合電路設(shè)計要求更為嚴苛，而且需要嚴格的環(huán)境控制工藝。而對于深亞微米級的SOC設(shè)計還必須面對電源噪聲和數(shù)字電路的襯底耦合噪聲等問題。在模擬/混合信號電路設(shè)計中，成功的設(shè)計可以說一半以上要歸功于Ic版圖設(shè)計，因為模擬/混合信號Ic設(shè)計的特殊性，信號之間的干擾大，再好的電路設(shè)計，如果不講究版圖設(shè)計，最終還是無法實現(xiàn)。可以說好的版圖意味著成功的電路。由于數(shù)字和模擬版圖設(shè)計之間存在著一些比較明顯的差別，例如，設(shè)計CMOS數(shù)字芯片時，主要目標是優(yōu)化芯片的尺寸和提高密集度，而在模擬設(shè)計中，無論是CMOS還是雙極型電路，主要目標并不是芯片的尺寸，而是優(yōu)化電路的性能、匹配程度、速度和各種功能方面的問題，因此，在模擬/混合信號Ic版圖的設(shè)計中，應注意版圖設(shè)計技巧的使用。
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