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針對(duì)商業(yè)加密引擎中硬件資源和電路性能平衡問(wèn)題，提出一種基于AES的低成本可重構(gòu)的高速加密引擎的設(shè)計(jì)方案。該方案在AES加密算法的基礎(chǔ)上，根據(jù)FPGA內(nèi)在的結(jié)構(gòu)特點(diǎn)，利用VHDL語(yǔ)言對(duì)其加密模塊進(jìn)行描述，改善4級(jí)流水線結(jié)構(gòu)，結(jié)合密碼庫(kù)的擴(kuò)展設(shè)計(jì)，使系統(tǒng)達(dá)到實(shí)時(shí)重構(gòu)安全策略的目的。通過(guò)對(duì)高速加密引擎的加密模塊的實(shí)驗(yàn)仿真結(jié)果分析和總體性能評(píng)估，證明了該加密引擎不僅具有良好的安全性能，而且在速度和資源性能比方面有優(yōu)勢(shì)。
關(guān)鍵詞：可重構(gòu)；VHDL語(yǔ)言；加密引擎
關(guān)鍵詞：可重構(gòu)；VHDL語(yǔ)言；加密引擎
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