CN0243 如最后一節(jié)所述，可以通過改變環(huán)路濾波器的帶寬來調(diào)節(jié)PLL性能。您必須考慮如何在環(huán)路濾波器帶寬和頻率建立時間之間達(dá)成平衡。如果使用AD9122之類的DAC，DAC NCO也可用于精細(xì)跳頻，但由于NCO要求通過SPI端口來編程，跳頻速度仍有所限制。諸如AD9520 和 AD9523 的最新時鐘合成和分布式器件可提供改進(jìn)的相位噪聲性能。 EVAL-CN0243-EB1Z評估板需要下列信號生成和基本測量設(shè)備和軟件。 設(shè)備要求 5 V電源 低相位噪聲參考信號源（10 MHz至200 MHz范圍 @ +3 dBm），Rohde & Schwarz SMA100，低噪聲選項或相當(dāng)選項。 ADI公司DPG2數(shù)字模式發(fā)生器 高動態(tài)范圍頻譜分析儀，Agilent E4440A或同類產(chǎn)品 ADI EVAL-ADF4XXX USB適配器 軟件 DPG2軟件（DPG附帶） ADRF6702軟件，可訪問 www.analog.com/ADRF6702下載 ? 圖11. EVAL-CN0243-EB1Z評估板 ? 圖12. 參考測試設(shè)置 ? 設(shè)置與測試 請遵守下列操作步驟以正確運行EVAL-CN0243-EB1Z評估板。 在上電前，連接所有儀器、USB適配器和電纜，如圖13所示。 僅需要提供一個5V電源。該電源應(yīng)接到EVAL-CN0243-EB1Z評估板的香蕉插座(female banana plug)。確保電源正確連接，然后接通+5 V電源。此時總電流應(yīng)顯示為850 mA至900 mA。 DPG2軟件內(nèi)含一個用于AD9122編程的GUI。通過編程設(shè)置AD9122的正確插值速率和NCO（視需要）。 DPG2軟件自動開啟。如果所有電纜和軟件工作正常，則軟件應(yīng)能識別DAC輸入數(shù)據(jù)速率，并顯示DPG界面的右下角。注意，此數(shù)據(jù)速率應(yīng)等于圖13中的DAC采樣速率（614.4 MSPS）除以AD9122的編程插值速率。 注意，在激活并編程各種器件時，電流隨之上升。在這步操作結(jié)束后，根據(jù)DAC采樣速率，電流應(yīng)介于1.4A和1.5A之間。 使用DPG2軟件創(chuàng)建一個波形（提供單音、多音或通信標(biāo)準(zhǔn)信號）。開始時應(yīng)使用?8 dB的數(shù)字延時來優(yōu)化DAC/ADRF6702組合的線性度。還應(yīng)在DPG2界面內(nèi)選擇復(fù)數(shù)信號生成。在波形創(chuàng)建完畢后，使用界面內(nèi)的“加載”和“播放”按鈕將數(shù)字模式載入DPG內(nèi)存中。 啟動ADRF6702圖形界面。開始時，在ADRF6702圖形界面中唯一需要選擇的是輸入?yún)⒖碱l率和LO輸出頻率。要編程設(shè)置這些值，請在ADRF6702界面頂部中心點擊參考輸入頻率或LO輸出值。將會出現(xiàn)另一個窗口，供您輸入上述值。切記：輸入值后，用戶必須回車返回，確保值輸入界面內(nèi)。 ADRF6702編程是設(shè)置EVAL-CN0243-EB1Z評估板的最后一步。例如，如果DPG2產(chǎn)生一系列信號音（20 MHz至25 MHz，1MHz間隔）@ ?8 dB延時，且ADRF6702的LO編程設(shè)定為1940 MHz，則頻譜形狀應(yīng)類似于圖14所示。 ? 圖13. 測試設(shè)置功能框圖 ? 圖14. ADRF6702 RF輸出端LO頻率為1940 MHz，所需邊帶失調(diào)為+20 MHz，干擾邊帶失調(diào)為?20 MHz時的復(fù)數(shù)多音信號頻譜 ? 配有內(nèi)部LO合成器、合成器IQ調(diào)制器接口的ADRF6702 IQ調(diào)制器 ADRF6702 IQ調(diào)制器是一種具有多種特性的獨特器件。除出色的動態(tài)范圍外，它還包括一個分?jǐn)?shù)-N PLL，允許編程設(shè)置低于25 kHz的離散LO頻率步進(jìn)，同時仍保持足夠小的整體頻率倍增以避免從參考到合成器輸出的相位噪聲激增。 ADRF6702的另一特點是IQ調(diào)制器的2分頻架構(gòu)。傳統(tǒng)IQ調(diào)制器接受1倍所需LO的LO輸入頻率。在內(nèi)部，分布式RC網(wǎng)絡(luò)從單LO頻率輸入產(chǎn)生所需的同相和正交LO信號。因為這屬于無源RC網(wǎng)絡(luò)，所以實現(xiàn)正交調(diào)制精度的帶寬有限。而且，為獲得出色的正交精度，外部LQ應(yīng)保持頻譜純凈。這種傳統(tǒng)LO調(diào)制器架構(gòu)在LO上所產(chǎn)生的諧波可能會降低整體調(diào)制精度。為此，當(dāng)使用PLL合成器來產(chǎn)生IQ調(diào)制器所需的LO信號時，往往需要在IQ調(diào)制器LO輸入端配置一個窄過渡帶的帶通或低通濾波器。 在ADRF6702的2分頻LO架構(gòu)中，內(nèi)部使用一個簡單數(shù)字分頻器在較寬頻帶上產(chǎn)生近乎完美的正交。PLL合成器內(nèi)部產(chǎn)生2倍LO，所以不必在PCB周圍分配，并且因為2倍LO架構(gòu)只受LO信號沿而非頻率成分影響，故在合成器和IQ調(diào)制器LO之間無需配置任何濾波器。有關(guān)LO諧波對1× IQ調(diào)制器和LO濾波器設(shè)計影響的詳情，請參見 電路筆記CN-0134。 図2. DACの出力スペクトラム、青色の実線はベースバンド信號およびイメージを示し、 赤色の破線はDACのSinc関數(shù)を示す ? 信號采樣至RF、總本底雜散 基帶信號通過數(shù)個步進(jìn)一直到達(dá)RF發(fā)射頻率。該信號在離散（采樣）域開始并由DAC合成至模擬域。這一步導(dǎo)致DAC產(chǎn)生圖像和失真積。如圖2所示，沒有失真的理想DAC將會產(chǎn)生多幅基帶信號圖像，隨后必須在調(diào)制前加以濾波。使用諸如AD9122系列的插值濾波器可以抑制大多數(shù)圖像能量，但仍需要在DAC和調(diào)制器之間配置一個模擬接口濾波器。不過需要權(quán)衡取舍DAC插值和模擬濾波器的階數(shù)。DAC插值速率越高，所需的模擬濾波器階數(shù)越低，反之亦然。作為示例，圖3顯示了使用4倍插值時的DAC輸出頻率波形。 図3. 4× インターポレーションを使ったDACの出力スペクトラム、 青色の細(xì)い線はDACのインターポレーションの伝達(dá)関數(shù)を表す ? 多種RF雜散分量并存 由于調(diào)制積、失真積和LO頻率的整數(shù)倍，該信號鏈可能會大幅增加雜散分量。如果我們考慮所有討論過的潛在雜散根源，雜散成分包括： (j × LO_freq) + (k × DAC_sample_rate) + (l × DAC_NCO_freq) + (m × DAC_input_IF) 其中j、k、I和m均為正無窮大和負(fù)無窮大之間的整數(shù)。 DAC/調(diào)制器無源接口濾波器 在DAC和IQ調(diào)制器之間的模擬接口是縮減整體雜散頻譜的關(guān)鍵。在DAC和IQ調(diào)制器之間的接口濾波器設(shè)計必須考慮多方面性能。 濾波器拓?fù)?、階次和3 dB截止頻率 直流時，DAC的負(fù)載阻抗等于與IQ調(diào)制器輸入阻抗并聯(lián)的DAC端接電阻（一般為100 Ω差分阻抗）。IQ調(diào)制器阻抗往往>1kΩ，所以通常在IQ調(diào)制器輸入端接一個分流電阻，以產(chǎn)生一個類似于源阻抗的負(fù)載阻抗。濾波器源阻抗和負(fù)載阻抗不相等以及信號走線寄生電容可能會在濾波器通帶中產(chǎn)生不必要的紋波。 PCB布局。如圖4所示，ADRF6702 IQ 調(diào)制器上的I和Q基帶輸入位于器件的相對沿。注意在虛線圓圈內(nèi)的濾波器布局。為了將DAC輸出信號路由至這些引腳，走線必須向上再向下折回到ADRF6702.上的基帶引腳。這些差分信號走線長度應(yīng)相等，并且任何轉(zhuǎn)向均應(yīng)采用45°角。如果不遵守上述建議，濾波器響應(yīng)中的帶內(nèi)波紋、相位或幅度響應(yīng)可能會降低。注意，利用這個濾波器拓?fù)?，可以差分形式使用這些電容（跨信號路徑），或者也可在信號路徑與接地焊盤間放置濾波器電容，以共模連接方式使用。在一些條件下（本文稍后討論），共模電容比差分模式電容性能更佳。 為了獲得最佳濾波器性能，這些走線應(yīng)該為100 Ω差分或每條線50 Ω。注意，利用典型FR4材料，T/W比為2:1時需要一條50 Ω的走線。如果需要更高阻抗的走線，應(yīng)明白走線阻抗是T/W的非線性函數(shù)（T=電路層厚度，W=走線寬度）。線越細(xì)，阻抗越高。在典型FR4層厚時，100 Ω線可以變得超細(xì)，通常接近最低設(shè)計限制。上述問題的一個解決辦法是取消走線底下的接地層，并在PCB板的第三層上放上另一個接地層。這可以有效加倍T并允許使用更寬的走線。 図4.トランスミッタ、DAC/モジュレータのインターフェース?フィルタの部分のPCBレイアウト ? DAC_MOD接口濾波器拓?fù)?圖5所示為一種典型拓?fù)?，它針?00 Ω差分輸入和輸出阻抗產(chǎn)生5階最平坦的巴特沃茲響應(yīng)。實際響應(yīng)如圖6所示。該濾波器在源阻抗和負(fù)載處使用4.6 pF電容。 這個數(shù)量級的電容（<20 pF）代表具有高截止頻率的濾波器。在使用這類較小電容值時寄生電容可能對頻率響應(yīng)有顯著影響。 F図5. DAC/モジュレータ間のインターフェース?フィルタのトポロジー、 5次バタワース、3 dB BW = 220 MHz、100 ?の差動の入力および出力インピーダンス ? 図6. 図5に與えられているフィルタ?トポロジーの周波數(shù)応答 ? DAC和失真相關(guān)雜散分量 本來使用DAC插值濾波器就可以減少調(diào)制器輸入端的雜散成分，因此也可以降低RF輸出端的雜散成分。但是，仍可能會存在明顯的雜散成分。圖7顯示在下列條件下IQ調(diào)制器的RF輸出頻譜。 FLO = 1940 MHz DAC 輸入數(shù)據(jù)速率 = 300 MSPS DAC 插值 = 4× DAC 頻率 = 150 MHz DAC 輸入IF頻率 = 8 MHz 注意，最強的雜散分量（不含2098 MHz基頻）為2400 MHz DAC時鐘分量的2倍。這可能由于DAC輸出的共模和差模分量包含某些來自DAC時鐘的頻譜。IQ調(diào)制器輸入的共模抑制可消除大部分此類信號，但它仍包含大量能量。接下來的2062 MHz 和2242 MHz兩個最高雜散也似乎和DAC時鐘雜散相關(guān)。2242 MHz的雜散可以輕松表示成2 × (DAC時鐘– DAC基頻 ) = 2400 ? 158。2062 MHz的雜散沒有這么明顯，但差不多是(3 × LO) ? (3 × DAC clock) ? 158 = 5820 ? 3600 ? 158。如果上述分析無誤，并且可以在IQ調(diào)制器輸入端抑制DAC時鐘的共模分量，那么應(yīng)該能夠大幅降低雜散。 図7. DAC/IQモジュレータ?フィルタ無しのIQモジュレータのRF出力、 LO = 1940 MHz、DACの入力 IF = 8 MHz、DAC NCO = 150 MHz、RF = 2098 ? 如圖8所示，應(yīng)用差分巴特沃茲濾波器可以大幅降低雜散水平。最強的雜散仍位于2062 MHz、2242 MHz，而2× DAC時鐘雜散則位于2400 MHz處。所有三種雜散分量均已大幅降低。 図8. 5次バタワース?フィルタ、差動コンデンサを 使用したときのRFのスペクトラム ? 改變接口濾波器的拓?fù)渫ǔ？梢蕴岣逥AC/IQ調(diào)制器接口的共模抑制性能。在圖9中，從濾波器輸入兩側(cè)和濾波器輸出兩側(cè)到接地，共模電容（9.0 pF）取代了輸入和輸出4.7 pF電容。這不會改變整體差分濾波器模式響應(yīng)，但會影響此板的RF整體雜散成分。在2062 MHz和2242 MHz處的上述諧波降低至數(shù)dB，同時2× DAC時鐘分量約降低15dB，接近本底噪聲。 此處所示的拓?fù)浜徒Y(jié)果可能因布局而異，所以設(shè)計人員最好先進(jìn)行濾波器布局實驗，特別要注意混用差模和共模電容可以實現(xiàn)最低的整體本底雜散。 図9. 5次バタワース?フィルタ（DAC/モジュレータ?フィルタに使われた差動および同相コンデンサの組み合わせ）を 使用したときのRFのスペクトラム ? 合成器路徑和PLL相位噪聲 如圖1所示，此電路使用一個外部參考，為ADRF6702的PLL產(chǎn)生AD9122 DAC采樣時鐘和參考時鐘。AD9516是確保靈活性的關(guān)鍵。AD9516內(nèi)置一個PLL和集成VCO。它還包含若干輸出，支持差分LVPECL、LVDS或單端CMOS編程，且每個輸出路徑均具有獨立的分頻器設(shè)置。在該電路中，其中一個輸出路徑用于DAC時鐘，而另一路輸出則用于ADRF6702分?jǐn)?shù)-N PLL的參考輸入。 在ADRF6702中使用分?jǐn)?shù)PLL有兩個好處。第一，分?jǐn)?shù)PLL允許超精細(xì)地調(diào)諧輸出LO。例如，在輸入頻率為38.4 MHz、ADRF6702編程MOD值為1536時，LO可按25 kHz增量編程設(shè)置。第二，參考頻率不必等于LO頻率/分頻比，而且還可以高很多，使分頻比降低。因為輸出相位噪聲和參考相位雜散乘以分頻比成函數(shù)關(guān)系，這意味著RF下本身具有低相位噪聲。 合成器系統(tǒng)的一大關(guān)鍵指標(biāo)是個別PLL和分頻器所疊加的相位噪聲量。圖10所示為頻譜分析儀在進(jìn)行測量時的本底噪聲（綠線）、參考發(fā)生器相位噪聲（紅線）以及RF頻率為1961 MHz，LO為1940 MHz時的輸出相位噪聲（黃線）。在AD9516和ADRF6702中使用PLL組合確實可以明顯產(chǎn)生更高的近載波相位噪聲（偏移載波低于500 kHz），但不會明顯增加系統(tǒng)的寬帶噪聲。AD9516和ADRF6702內(nèi)VCO的環(huán)路濾波器在測量電路內(nèi)均設(shè)為約100 kHz帶寬?？赏ㄟ^降低這些環(huán)路濾波器的帶寬來減少近載波相位噪聲。請仔細(xì)查閱系統(tǒng)規(guī)格，再決定給定系統(tǒng)可忍受的近載波相位噪聲。 図10.スペクトラム?アナライザのノイズフロア、 リファレンスの位相ノイズ、およびRF出力の位相ノイズ ? CN0243 采用外部單頻率參考的高動態(tài)范圍RF發(fā)射器信號鏈，適合DAC采樣時鐘和IQ調(diào)節(jié)器本振生成 將 ADRF6702IQ調(diào)制器和 AD9122 16位雙通道1.2 GSPS TxDAC結(jié)合使用可滿足現(xiàn)代高水平QAM或OFDM無線發(fā)射器（如圖1所示）的動態(tài)范圍要求。該電路的動態(tài)范圍出色，足以同時支持ZIF（零中頻/基帶）和CIF（最高200 MHz至300MHz的復(fù)合中頻）。AD9122可選最高8×插值和一個32位NCO，以獲得超精細(xì)中頻靈敏度。 發(fā)射器的整體性能和直接組成信號鏈的組件動態(tài)范圍息息相關(guān)。在使用DAC和IQ調(diào)制器的混合信號發(fā)射器中，這類組件的本底噪聲和失真特性決定了信號鏈的整體動態(tài)范圍。但是，DAC的本底噪聲也可能由于采樣時鐘抖動而變得更嚴(yán)重，而且IQ調(diào)制器性能取決于其本地振蕩器（LO）的噪聲和雜散特性。因此采樣時鐘和LO發(fā)生采用高性能組件是高性能發(fā)射器的關(guān)鍵所在。 此外，在PCB板上盡量靠近DAC和調(diào)制器的位置產(chǎn)生這些信號并使用一個外部參考源也可大大簡化設(shè)計。單獨產(chǎn)生采用時鐘和LO（LO絕大多數(shù)為數(shù)GHz信號）并且與DAC和IQ調(diào)制器保持一定距離，要求十分謹(jǐn)慎地處理PCB布局。哪怕最細(xì)微的布局錯誤都可能會引起這些關(guān)鍵信號發(fā)生耦合，并降低整體信號鏈性能。 信號鏈性能也很大程度上取決于DAC/ IQ調(diào)制器接口濾波器。為優(yōu)化性能，建議在仔細(xì)分析所需系統(tǒng)規(guī)格后再設(shè)計這款無源濾波器。 ADRF6702包括一個板載分?jǐn)?shù)PLL用于LO生成，這樣只需一個低頻參考（一般低于100 MHz）即可合成IQ調(diào)制器LO。在AD9516時鐘發(fā)生器內(nèi)使用PLL允許一個參考同時為ADRF6702產(chǎn)生DAC采樣時鐘和PLL參考。 圖1中的電路使用AD9516-0構(gòu)建而成，也可選用AD9516系列的其他產(chǎn)品，具體取決于所需的內(nèi)部VCO頻率。 圖1. AD9122、ADRF6702和AD9516用于高動態(tài)范圍發(fā)射器 ? cn0243 CN0243 | circuit note and reference circuit info 采用外部單頻率參考的高動態(tài)范圍RF發(fā)射器信號鏈，適合DAC采樣時鐘和IQ調(diào)節(jié)器本振生成 | Analog Devices 將 ADRF6702 IQ調(diào)制器和 AD9122

• 基帶提供零IF
• 復(fù)雜調(diào)制原理，如QAM
• 高動態(tài)范圍

(analog)