以信息產(chǎn)業(yè)部電信科學(xué)技術(shù)研究院、重慶郵電學(xué)院、重慶移動(dòng)通信工程研究中心、重郵信科以及西門(mén)子等多方友好合作，進(jìn)行3G TD-SCDMA通信設(shè)備的研發(fā)，以確保在近期內(nèi)開(kāi)發(fā)出全套TD-SCDMA系統(tǒng)設(shè)備，并投入試驗(yàn)和運(yùn)營(yíng)。3G系統(tǒng)的重要特點(diǎn)之一是提高了數(shù)據(jù)速率。

在TD-SCDMA 系統(tǒng)終端設(shè)計(jì)中，僅模擬基帶部分處理速率為：1.28×12×4×2 （=122.88Mb/s，ADC，DAC設(shè)計(jì)為12bit精度，4倍過(guò)采樣），這已步入高速數(shù)據(jù)速率領(lǐng)域。隨著技術(shù)的發(fā)展，數(shù)字系統(tǒng)數(shù)據(jù)速率、時(shí)鐘速率和電路密集度在不斷增加，新的串行數(shù)據(jù)通信標(biāo)準(zhǔn)已把數(shù)據(jù)推向了Gb/s的數(shù)量級(jí)，上升時(shí)間達(dá)到亞納秒，電纜、互連、印制板和硅片將表現(xiàn)出與低速設(shè)計(jì)中截然不同的行為，即出現(xiàn)信號(hào)完整性問(wèn)題，這使得高速數(shù)字系統(tǒng)設(shè)計(jì)面臨嚴(yán)峻挑戰(zhàn)。因此，在第三代移動(dòng)通信設(shè)備開(kāi)發(fā)與高速設(shè)計(jì)中必須重視和解決好信號(hào)完整性問(wèn)題。

信號(hào)完整性問(wèn)題

1、信號(hào)完整性的定義

信號(hào)完整性（Signal Integrity），是指信號(hào)未受到損傷的一種狀態(tài)。它表明信號(hào)通過(guò)信號(hào)線傳輸后仍保持其正確的功能特性，信號(hào)在電路中能以正確的時(shí)序和電壓作出響應(yīng)，由IC的時(shí)序可知，如果信號(hào)在穩(wěn)態(tài)時(shí)間（為了正確識(shí)別和處理數(shù)據(jù)，IC要求在時(shí)鐘邊沿前后輸入數(shù)據(jù)保持不變的時(shí)間段）內(nèi)發(fā)生了較大的跳變，IC就可能誤判或丟失部分?jǐn)?shù)據(jù)。若信號(hào)具有良好的信號(hào)完整性，則電路具有正確的時(shí)序關(guān)系和信號(hào)幅度，數(shù)據(jù)不會(huì)出現(xiàn)錯(cuò)誤的捕獲，意味著收端能夠得到比較純凈的數(shù)據(jù)。相反，若出現(xiàn)誤觸發(fā)、阻尼振蕩、過(guò)沖、欠沖等信號(hào)完整性故障，就會(huì)引起任意的信號(hào)跳變，導(dǎo)致輸入的畸變數(shù)據(jù)被送入鎖存，或在畸變的時(shí)鐘跳變沿捕獲數(shù)據(jù)，信號(hào)不能正常響應(yīng)，導(dǎo)致系統(tǒng)工作異常，性能下降。圖2給出了信號(hào)完整性的仿真結(jié)果。

2、信號(hào)完整性的起因及表現(xiàn)

信號(hào)完整性源于電路的互連（比如導(dǎo)線、襯底和阱）。由于一段導(dǎo)線并不僅僅是電子的導(dǎo)體，在低頻段呈電阻性，在中頻段呈電容性，在高頻段成電感性，到甚高頻時(shí)則變成了輻射天線。正是這種天線效應(yīng)，導(dǎo)致了信號(hào)串?dāng)_和電磁干擾（EMI）。由于導(dǎo)體中載流子與原子和晶粒的相互作用產(chǎn)生了電阻，隨著特性尺寸壓縮到0.5μm以下，集膚效應(yīng)使金屬表面電阻的下降比斷面電阻下降慢，而造成信號(hào)完整性損傷。由于獨(dú)立電壓過(guò)近的結(jié)構(gòu)而產(chǎn)生的電容效應(yīng)隨著布線間距的減小而增大，對(duì)信號(hào)的傳輸特性產(chǎn)生更大的潛在影響。由引線尺寸和返回路徑所決定的電感效應(yīng)，成為封裝和電路板設(shè)計(jì)主要關(guān)心的因素。當(dāng)IC尺寸低于0.5μm時(shí)，電感效應(yīng)就變得十分明顯。兩條平行走線間會(huì)存在明顯的互感，而一些噪聲會(huì)隨之耦合到邏輯電路中，導(dǎo)致信號(hào)呈現(xiàn)出與低頻設(shè)計(jì)中截然不同的現(xiàn)象。數(shù)字系統(tǒng)容忍信號(hào)完整性問(wèn)題的能力是有限的，信號(hào)完整性問(wèn)題達(dá)到一定程度就有可能使系統(tǒng)性能下降，甚至根本不工作。仿真試驗(yàn)結(jié)果證實(shí)，IC開(kāi)關(guān)速度過(guò)高、端接元件的布局欠妥、電路的互連不合理等都會(huì)引起信號(hào)完整性問(wèn)題。信號(hào)完整性主要包括反射、串?dāng)_、振蕩、地彈等。

信號(hào)反射

信號(hào)反射（reflection）即傳輸線上的回波。信號(hào)功率的一部分經(jīng)傳輸線傳給了負(fù)載，另一部分則向源端反射。在高速設(shè)計(jì)中，可以把導(dǎo)線等效為傳輸線，而不是集中參數(shù)電路中的導(dǎo)線，通過(guò)考察其在不同頻率下的阻抗，來(lái)研究其傳輸效應(yīng)。若邊沿速率高達(dá)1V/ns（即dV/dt），那么短于0.5英寸的導(dǎo)線就可以建成T型集中參數(shù)的RLC（或RC、LC）模型，并且由多個(gè)T型級(jí)聯(lián)組合成更長(zhǎng)的傳輸線。為減小仿真的運(yùn)算量，也可建立連續(xù)傳輸線模型。如果阻抗匹配（源端阻抗、傳輸線阻抗與負(fù)載阻抗相等），反射就不會(huì)發(fā)生。反之，若負(fù)載阻抗與傳輸線阻抗失配會(huì)導(dǎo)致收端反射。布線的幾何形狀、不適當(dāng)?shù)亩私印⒔?jīng)過(guò)連接器的傳輸及電源平面不連續(xù)等因素均會(huì)導(dǎo)致信號(hào)反射。

信號(hào)過(guò)沖和下沖

信號(hào)過(guò)沖（overshoot）指信號(hào)跳變的第一個(gè)峰值（或谷值）超過(guò)規(guī)定值--對(duì)于上升沿是指最高電壓，而對(duì)于下降沿是指最低電壓。下沖（undershoot）指信號(hào)跳變的下一個(gè)谷值（或峰值）。信號(hào)過(guò)沖和下沖是由IC切換速率過(guò)高以及信號(hào)傳輸路徑反射引起的，在驅(qū)動(dòng)器和接收器之間的多次反射會(huì)形成阻尼振蕩，若振蕩幅度超過(guò)IC的輸入切換門(mén)限，導(dǎo)致時(shí)鐘出錯(cuò)或數(shù)據(jù)的錯(cuò)誤接收，過(guò)大的過(guò)沖還可能造成IC內(nèi)部的元件過(guò)壓，甚至損壞。

信號(hào)串?dāng)_

信號(hào)串?dāng)_（cross-talk）是沒(méi)有電氣連接的信號(hào)線之間的感應(yīng)電壓和感應(yīng)電流產(chǎn)生的電磁耦合現(xiàn)象。這種耦合會(huì)使信號(hào)線起到天線的作用，其電容性耦合引發(fā)耦合電流，感性耦合引發(fā)耦合電壓，并且隨著時(shí)鐘速度的升高（導(dǎo)致邊沿速率升高）和設(shè)計(jì)尺寸的減小而加大。這是由于信號(hào)線上的交變信號(hào)電流通過(guò)時(shí)，會(huì)產(chǎn)生交變磁場(chǎng)，處于磁場(chǎng)中的其它信號(hào)線會(huì)感應(yīng)出信號(hào)電壓。在低頻段，導(dǎo)線間的耦合可以建立為耦合電容模型，在高頻段，可以建立為L(zhǎng)C集中參數(shù)導(dǎo)線或傳輸線模型。PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性以及信號(hào)線端接方式對(duì)串?dāng)_都有一定的影響。

電磁干擾

電磁干擾與信號(hào)串?dāng)_相似，信號(hào)串?dāng)_是發(fā)生在PCB上的兩條傳輸線之間的耦合，電磁干擾是PCB上的傳輸線受到PCB外的輻射源（如測(cè)試探針或其它PCB板）的干擾。EMI建模可以把導(dǎo)線段視為偶極子天線處理。

信號(hào)振蕩和環(huán)繞

信號(hào)振蕩（ringing）和環(huán)繞（rounding）表現(xiàn)為信號(hào)反復(fù)出現(xiàn)過(guò)沖和下沖，在邏輯電平的門(mén)限上下抖動(dòng)，振蕩呈欠阻尼狀態(tài)，而環(huán)繞呈過(guò)阻尼狀態(tài)。信號(hào)的振蕩和環(huán)繞主要是由傳輸線上過(guò)度的寄生電感和電容引起收端阻抗與源端均失配所造成的。同反射一樣，它們可以通過(guò)適當(dāng)?shù)亩私佑枰砸种啤Ｍǔ＃芷诿}沖信號(hào)包含豐富的高次諧波而容易發(fā)生信號(hào)完整性故障，如時(shí)鐘信號(hào)，更應(yīng)多加防范。

信號(hào)的遲延

信號(hào)遲延表明數(shù)據(jù)或時(shí)鐘信號(hào)沒(méi)有在規(guī)定的時(shí)間內(nèi)以一定的持續(xù)時(shí)間和幅度到達(dá)收端。IC只能按規(guī)定的時(shí)序接收數(shù)據(jù)，過(guò)多的信號(hào)遲延可能導(dǎo)致時(shí)序違背和功能的混亂。信號(hào)遲延是由驅(qū)動(dòng)過(guò)載，走線過(guò)長(zhǎng)的傳輸線效應(yīng)引起的。傳輸線上的等效電容、電感會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生時(shí)延，影響IC的建立時(shí)間和保持時(shí)間，時(shí)延過(guò)大時(shí)會(huì)導(dǎo)致IC無(wú)法正確判斷數(shù)據(jù)。

接地反彈與襯底耦合

接地反彈（Ground bounce）簡(jiǎn)稱地彈，指由于電路中較大的電流涌動(dòng)而在電源與地平面間產(chǎn)生大量噪聲的現(xiàn)象。如大量芯片同步切換時(shí)，會(huì)產(chǎn)生一個(gè)較大的瞬態(tài)電流從芯片與電源平面流過(guò)，芯片封裝與電源間的寄生電感、電容和電阻會(huì)引發(fā)電源噪聲，使得零電位平面上產(chǎn)生較大的電壓波動(dòng)（可能高達(dá)2v），足以造成其它元器件的錯(cuò)誤動(dòng)作。由于地平面的分割（數(shù)字地、模擬地、屏蔽地等），可能引起數(shù)字信號(hào)走到模擬地區(qū)域時(shí)，產(chǎn)生地平面回流反彈。同樣電源平面分割，也可能出現(xiàn)同樣危害。負(fù)載容性的增大、阻性的減小、寄生參數(shù)的增大、切換速率增高以及同步切換數(shù)目的增加，均可能導(dǎo)致接地反彈增加。

同時(shí)，襯底耦合（Underlay coupling）可能使設(shè)計(jì)面臨更大的挑戰(zhàn)。在硅片設(shè)計(jì)中，由于襯底和阱具有有限的電阻率，其上流過(guò)電流時(shí)會(huì)產(chǎn)生一定的壓降。而MOSFET管的閾電壓（開(kāi)啟）取決于在柵區(qū)下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過(guò)MOSFET管的閾電壓，而且能越過(guò)邏輯門(mén)或時(shí)鐘電路的閾電壓，使設(shè)計(jì)很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。

信號(hào)完整性的解決辦法

對(duì)芯片設(shè)計(jì)，通常采用兩種方法解決信號(hào)完整性問(wèn)題。其RF解決方案集中于傳輸線，常在封裝邊界上使用阻抗匹配辦法，而數(shù)字（即寬帶）解決方案則強(qiáng)調(diào)選擇封裝，控制同步切換數(shù)量和切換速度，在封裝外部電源引腳與地之間使用旁路電容，在IC內(nèi)部的電容則通過(guò)金屬層的重疊來(lái)實(shí)現(xiàn)，即為高速瞬態(tài)電流提供一個(gè)局部低阻抗通路，防止接地反彈。

然而，當(dāng)面臨深亞微米設(shè)計(jì)中的信號(hào)完整性問(wèn)題時(shí)，通常的解決方案不再適用。例如，限制邊沿速率（Slew rate）雖然能夠明顯地改善接地反彈和串?dāng)_，但它同時(shí)限制了時(shí)鐘速率。研究新的解決方法必須能夠適宜深亞微米的IC設(shè)計(jì)。如，增加襯底電阻問(wèn)題可采用絕緣體上硅技術(shù)（SOI）來(lái)解決，這是在微米IC設(shè)計(jì)中被廣泛采用的技術(shù)。現(xiàn)在，解決信號(hào)完整性問(wèn)題的方法主要是，電路設(shè)計(jì)、合理布局和建模仿真。

1、電路設(shè)計(jì)

在電路設(shè)計(jì)過(guò)程中，通過(guò)設(shè)計(jì)控制同步切換輸出數(shù)量，同時(shí)控制各單元的最大邊沿速率（dI/dt 和dV/dt），得到最低且可接受的邊沿速率，這可以有效地控制信號(hào)的完整性。也可為高輸出功能塊（如時(shí)鐘驅(qū)動(dòng)器）選擇使用差分信號(hào)。比如，通常時(shí)鐘使用ECL信號(hào)或全擺幅的差分信號(hào)。對(duì)于應(yīng)用工程師，通常是在傳輸線上端接無(wú)源元件（電阻、電容和鐵氧體），來(lái)實(shí)現(xiàn)傳輸線與負(fù)載間的阻抗匹配。端接策略的選擇應(yīng)該是對(duì)增加元件數(shù)目、開(kāi)關(guān)速度和功耗的折中。端接串聯(lián)電阻R或RC電路，應(yīng)該盡量靠近激勵(lì)端或接收端，并獲得阻抗匹配，同時(shí)，電阻R（如10Ω）可以消耗掉邏輯電路的無(wú)用直流功率，電容（如39PF）可以在滿足開(kāi)關(guān)速度的條件下削弱阻尼振蕩強(qiáng)度，但同時(shí)須仔細(xì)選擇該電容，防止其引腳電感引起的振蕩（ringing）。

2、合理布線

布線是非常重要的。設(shè)計(jì)者應(yīng)該在不違背一般原則的前提下，利用現(xiàn)有的設(shè)計(jì)經(jīng)驗(yàn)，綜合多種可能的方案，優(yōu)化布線，消除各種潛在的問(wèn)題。雖然有一些設(shè)計(jì)規(guī)則驅(qū)動(dòng)的布線器有助于設(shè)計(jì)者優(yōu)化設(shè)計(jì)，但還沒(méi)有一種完全由用戶定制設(shè)計(jì)規(guī)則和完全支持信號(hào)完整性分析的布線器。布線工具應(yīng)該與全部寄生參數(shù)抽取相結(jié)合，以得到對(duì)于時(shí)滯率和時(shí)延的準(zhǔn)確預(yù)測(cè)。成功的布線器不僅應(yīng)有精確的寄生參數(shù)抽取，還能與信號(hào)完整性工具相結(jié)合，在發(fā)現(xiàn)信號(hào)完整性降到要求的閾值以下時(shí)，能夠割斷導(dǎo)線，重新布線。

3、建模仿真

合理地進(jìn)行電路建模仿真是最常見(jiàn)的解決辦法。在現(xiàn)代高速電路設(shè)計(jì)中，仿真分析顯示其優(yōu)越性。它給設(shè)計(jì)者準(zhǔn)確、直觀的設(shè)計(jì)結(jié)果，便于提早發(fā)現(xiàn)隱患，及時(shí)修改，縮短設(shè)計(jì)時(shí)間，降低設(shè)計(jì)成本。設(shè)計(jì)者應(yīng)對(duì)相關(guān)因素作合理估計(jì)，建立合理的模型。對(duì)于IC設(shè)計(jì)，電路的仿真必須在封裝的環(huán)境下進(jìn)行，仿真結(jié)果才能更接近鑄模后返回的硅片測(cè)試結(jié)果。由于信號(hào)完整性問(wèn)題經(jīng)常作為間歇性錯(cuò)誤出現(xiàn)，因此重視同步切換控制、仿真和封裝，保證設(shè)計(jì)符合信號(hào)完整性要求，在硅片制造前解決問(wèn)題。對(duì)于IC應(yīng)用，可利用仿真來(lái)選擇合理的端接元件和優(yōu)化元器件的布局，更容易識(shí)別潛在問(wèn)題，并及時(shí)采取正確的端接策略和布局約束機(jī)制來(lái)解決相關(guān)的信號(hào)完整性問(wèn)題。隨著時(shí)鐘頻率的增加和IC尺寸的持續(xù)下降，保持信號(hào)完整性對(duì)設(shè)計(jì)者來(lái)說(shuō)越來(lái)越富有挑戰(zhàn)性，這使得建模仿真成為設(shè)計(jì)中不可或缺的環(huán)節(jié)。

信號(hào)完整性仿真模型和工具簡(jiǎn)介

現(xiàn)在，用來(lái)分析信號(hào)完整性的仿真工具有很多，各具特色，可適當(dāng)選用。

1 SPICE模型

SPICE（Simulation Program with Integrated Circuit Emphasis）模型發(fā)展最早，在IC業(yè)界已成為模擬晶體管電路描述的非正式標(biāo)準(zhǔn)。它基于晶體管和二極管特性參數(shù)建模，故運(yùn)算量非常大，運(yùn)算極為耗時(shí)（可能是幾天），因此用戶需要作仿真精度和運(yùn)算耗時(shí)的折中。SPICE模型一般不支持耦合線（或損耗線）的仿真，而這正是高速電路設(shè)計(jì)中信號(hào)完整性仿真的關(guān)鍵因素。

2 IBIS模型

IBIS（Input/Output Buffer Information Specification）模型是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國(guó)際標(biāo)準(zhǔn)。它基于V/I曲線，對(duì)I/O BUFFER快速建模，它提供一種標(biāo)準(zhǔn)的文件格式來(lái)記錄如激勵(lì)源輸出阻抗、上升/下降時(shí)間及輸入負(fù)載等參數(shù)，非常適合做振蕩和串?dāng)_等高頻效應(yīng)的系統(tǒng)級(jí)計(jì)算與仿真。IBIS是一個(gè)簡(jiǎn)單的模型，計(jì)算量小，速度快，精度高，已被廣泛采用。

3 VHDL-AMS

VHDL-AMS是針對(duì)模擬和混合信號(hào)行為的建模語(yǔ)言，它使用模擬方程和數(shù)字VHDL描述電路功能。它是一個(gè)相對(duì)較新的標(biāo)準(zhǔn)，還沒(méi)有廣泛的模型開(kāi)發(fā)器基礎(chǔ)，也不被很多模擬器支持。在它被廣泛地用來(lái)作信號(hào)完整性仿真之前，模型仿真開(kāi)發(fā)器的很多工作需要完成。

4 Quantic EMC

Quantic EMC 是信號(hào)完整性和EMC軟件模擬分析工具，是西門(mén)子公司專用的EMC分析工具，其Omega PLUS是Quantic EMC在PC機(jī)上運(yùn)行的軟件。它運(yùn)用器件的VI模型，很方便地進(jìn)行信號(hào)完整性和EMI的仿真，其的功能強(qiáng)大、效率高。

5 XTK

XTK是Viewlogic公司在高速系統(tǒng)設(shè)計(jì)HSSD（High Speed System Design）領(lǐng)域研發(fā)的高性能的信號(hào)完整性分析工具，它可以準(zhǔn)確地分析復(fù)雜的PCB、MCM及多PCB板構(gòu)成的系統(tǒng)的信號(hào)質(zhì)量和傳輸線時(shí)延。XTK是一個(gè)串?dāng)_分析工具包，其中包含多種分析工具。

6 LineSim與BoardSim

LineSim和BoardSim是HyperLynx公司（PADS Software的子公司）開(kāi)發(fā)的仿真工具。LineSim用在布線設(shè)計(jì)以前約束布線和各層的參數(shù)、設(shè)置時(shí)鐘的布線拓?fù)浣Y(jié)構(gòu)、選擇元器件的速率、診斷并避免信號(hào)完整性、電磁輻射及串?dāng)_等問(wèn)題。BoardSim用于布線以后快速地分析設(shè)計(jì)中的信號(hào)完整性、電磁兼容性和串?dāng)_問(wèn)題，生成串?dāng)_強(qiáng)度報(bào)告，區(qū)分并解決串?dāng)_問(wèn)題。