３．２　ＦＰＧＡ結(jié)構(gòu)

　?。疲校牵羶?nèi)部結(jié)構(gòu)如圖２所示。

　　３．２．１　命令接收解析模塊

　　數(shù)據(jù)命令（設(shè)備主機(jī)下發(fā)）以２００ｋｂｉｔ／ｓ ＵＡＲＴ接口送入ＦＰＧＡ 中，ＦＰＧＡ 接收數(shù)據(jù)后，完成數(shù)據(jù)幀的識別、校驗(yàn)。對于校驗(yàn)無誤的數(shù)據(jù)幀，解析命令字的含義，并將對應(yīng)的參數(shù)傳入相應(yīng)的模塊中，啟動命令處理操作。

　　３．２．２　２Ｄ圖形加速模塊

　　所有的２Ｄ圖形繪制操作都可以分解為畫線段或畫橢圓等基本圖元操作，由于液晶屏為柵格顯示結(jié)構(gòu)，基本圖元操作命令最終是轉(zhuǎn)化為打點(diǎn)操作。

　　畫線段和畫橢圓弧采用的是ｂｒｅｓｅｎｈａｍ 算法［２］。該算法的基本原理是在進(jìn)行線段繪制操作時，首先根據(jù)線段的斜率確定繪制的起點(diǎn)和方向，以確定每次在Ｘ 方向還是Ｙ 方向上步進(jìn)，然后每步進(jìn)一步，確定在另一個方向上的增量，保持不動或者增１、減１，最后輸出該點(diǎn)坐標(biāo)，流程圖如圖３所示。

　　如圖４所示，繪制一條從（０，０）至（１８，６）的線段，第一個點(diǎn)為（０，０），由于ｄｘ＞ｄｙ，則在ｘ 方向上遞進(jìn)，每個時鐘周期ｘ 坐標(biāo)加１。根據(jù)ｂｒｅｓｅｎｈａｍ

　　算法，初始判決式為ｄ１＝ｄｙ×２－ｄｘ＝６×２－１８＝－６＜０，則第２個點(diǎn)（１，０），同時ｄ２＝ｄ１＋ｄｙ×２＝６＞０，則ｙ＋＋，輸出第３個點(diǎn)為（２，１），依次輸出下一個點(diǎn)，直到輸出最后一個點(diǎn)（１８，６）。

　　同樣在進(jìn)行橢圓或者圓繪制操作時，也采用了ｂｒｅｓｅｎｈａｍ算法。在ＦＰＧＡ 中實(shí)現(xiàn)時，采用狀態(tài)機(jī)的編碼方式，以繪制圓心為（ｘ０，ｙ０）、長半軸為ａ、短半軸為ｂ的橢圓為例，其狀態(tài)轉(zhuǎn)移流程圖圖如圖５所示。圖中ＣＡＬＣ＿Ａ和ＣＡＬＣ＿Ｂ狀態(tài)分別為計(jì)算１／４橢圓弧中的ａ軸方向和ｂ 軸方向的像素點(diǎn)。

　　畫線時的數(shù)據(jù)運(yùn)算只有乘以２和加法，乘以２通過將數(shù)據(jù)左移１位，末位補(bǔ)０來實(shí)現(xiàn)。

　　在進(jìn)行橢圓繪制時，乘法操作采用的是ＦＰＧＡ內(nèi)部的ＭＵＬＴ１８Ｘ１８Ｓ乘法單元，先將算式中的浮點(diǎn)數(shù)通過移位運(yùn)算放大２ｎ倍數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)，計(jì)算得到的結(jié)果再通過截掉最低的ｎ 位，相當(dāng)于除以２ｎ。通過這種方法避免了在ＦＰＧＡ 中做硬件除法，同時提高了繪圖效率。

　?。常玻场∽址皥D片顯示加速模塊

　　在該設(shè)計(jì)中，液晶屏上顯示的字符為點(diǎn)陣字符。該字符庫是通過串行通訊接口（ＲＳ４２２）預(yù)置在ＦＬＡＳＨ 中的，字庫為預(yù)先轉(zhuǎn)換好的ＧＢ２３１２點(diǎn)陣字庫。本設(shè)計(jì)中采用了兩種規(guī)格大小的標(biāo)準(zhǔn)字庫，西文為黑體８×１６和１６×３２，漢字為１６×１６及３２×３２。除此之外，用戶還可下載自定義的字庫，點(diǎn)陣大小最大可以為２５６×２５６，字庫可在屏幕上任意位置為起始點(diǎn)顯示。

　　預(yù)置圖片為２５６色ＢＭＰ圖片，最大不超過屏幕分辨率（６４０×４８０），可以在屏幕上任意位置為起始點(diǎn)顯示。

　　字符和圖片在數(shù)據(jù)結(jié)構(gòu)上具有相似性，均為點(diǎn)陣數(shù)據(jù)。

　　在顯示時，根據(jù)顯示命令，首先從存儲單元中獲取欲顯示的字符或圖片的點(diǎn)陣數(shù)據(jù)。對于字符，其點(diǎn)陣數(shù)據(jù)中的“０”表示不顯示，“１”表示顯示，然后向顯示坐標(biāo)位置對應(yīng)的地址空間中依次寫入顏色值。對于不需要寫入的像素點(diǎn)，在寫操作時，使用ＳＤＲＡＭ 的寫屏蔽功能，每完成一行，地址切換到下一行，直至寫操作結(jié)束。